简介:本文是锁存器方面有关毕业论文模板范文和开销有关论文怎么写.
摘 要：随着集成电路工艺水平的提高,软错误逐渐成为影响电路可靠性的主要因素.针对这种情况,提出了一种低开销的SEU锁存器加固结构.该结构基于C单元加入了反馈回路来保证电路的可靠性和减少电路在功耗延时上的开销.仿真结果证明了结构设计的可靠性,对比于前人提出的经典容错结构,本锁存器设计在容错能力上有了很大的进步,且大大减少了开销.
关键词：软错误;加固锁存器;单粒子翻转;低开销
中图分类号：TN47 文献标识码：A 文章编号：1673-260X（2020）03-0049-03
集成电路在现今的科技高速发展下有了很大的进步,相对的,工艺进步也使得器件尺寸越来越小[1].而缩减的尺寸也导致了软错误率（Soft Error Rate, SER）持续升高,软错误逐渐成为影响电路可靠性的主要因素[2].而在存储电路中软错误主要表现为单粒子翻转[3-4]（Single event upset, SEU）,所以对于存储电路中可能发生的SEU进行防护,也变得越发重要.本文设计了一种基于C单元的加固结构,仿真表明其可以有效地容忍SEU,并且比过去的经典结构[5-9]减少了很多开销.
1 相关结构介绍
通过运用C单元[10]可以一定程度保持正确逻辑值的特性,本文设计了一种容错锁存结构.该结构主要由三个C单元通过反馈回路的相互作用来完成对于整个电路的SEU防护.
1.1 C单元
C单元主要由四个CMOS晶体管构成：两个PMOS晶体管以及两个NMOS晶体管,如图1所示.MP1管接VDD,MN2管接GND.输入A和输入B分别接一个PMOS管和一个NMOS管.真值表如表1所示,当输入相同时,C单元相当于一个反相器结构,可以输出与输入相反的逻辑值;当输入不同时,晶体管关闭,输出点浮空处于高阻态,保持前一状态的逻辑值.
1.2 三模冗余锁存器
电路结构三模冗余结构（triple modular redundancy, TMR）[5]是一种经典的锁存器加固结构.该结构是由1个表决器电路和3个相同结构的经典静态锁存器结构组成,如图2所示.当且仅当三个标准锁存器电路中,只有一个发生逻辑错误的情况下,可以通过表决电路屏蔽逻辑错误,输出正确结果.但是一旦有两个或者两个以上的标准锁存电路发生了逻辑错误,电路仍会输出错误的值.电路中运用了TMR结构,以及众多晶体管组成的表决器,也同样会导致锁存器的功耗和面积开销很大.
1.3 FERST锁存器
锁存器FERST[6]的电路结构如图3所示.该锁存结构通过三个C单元来容忍单粒子翻转.
SEU会使C单元的两个输入不同,但是不会影响到输出节点Q的逻辑状态,可以起到容忍的作用.而若节点对（N1、N2）,（N3、N4）,（N1、N4）,（N2、N3）中任意反生节点对翻转,将导致输出节点Q的翻转.
1.4 提出的低开销锁存结构
图4为提出的低开销容SEU锁存结构.D代表该结构的输入信号,Q节点为结构的输出节点,CLK和CLKB为时钟信号.第一个C单元C1由MP1、MP2、MN1和MN2组成,第二个C单元C2由MP3、MP4、MN3和MN4组成,第三个C单元C3由MP5、MP6、MN5和MN6组成.
当CLK等于1,CLKB等于0时电路处于导通状态.此时输入信号D通过第一个C单元C1经过一个反向器将逻辑值传播到输出节点Q,电路输出正确的逻辑值.
当CLK等于0,CLKB等于1时电路处于锁存状态.此时Q点,N1点和N2点保持导通状态的逻辑值.Q点和N2点通过控制C单元C2保持N1点的逻辑值,Q点和N1点通过控制C3保持N2点的逻辑值,然后通过反馈回路再由N1和N2点来通过C1单元控制Q点的输出.
2 故障注入和仿真分析
通过HSPICE仿真实验,对防护电路进行SEU故障注入,实验条件为：45nm的PTM工艺模型[11];工作电压1.0V,温度为25℃;时钟频率为500MHz;上升沿时间和下降沿时间为100ps、高低电平持续时间为900ps.图5和图6分别为输入信号D等于0和D等于1情况下的SEU故障注入仿真波形图.
当对节点N1进行故障注入时,节点N1发生翻转,逻辑值改变.C1单元的两个输入N1和N2不同,C1单元中的MP2或MN2关闭,Q点此时处于高阻态,保持其逻辑值.C3单元的两个输入Q和N1由于Q的逻辑值不变,所以C3单元输出正确的逻辑值,C2单元的两个输入Q和N2不变,所以输出的逻辑值将纠正N1点因为翻转导致的错误逻辑值,电路将恢复正确的存储状态.N2节点与N1节点在结构上完全对称,所以对N2节点的故障注入和N1类似.
当对节点Q进行故障注入时,Q点发生翻转并改变逻辑值.此时由于N1和N2的逻辑值未发生改变,所以C2和C3的输出并未发生改变,即逻辑值的错误不会通过反馈影响到N1和N2节点.而Q点的逻辑错误将通过N1和N2节点的输入经过C1单元纠正.
相对于其他结构,本结构的优点在于结构的可靠性和各个可能影响锁存器逻辑值的内部节点的稳定性.通过反馈将可能影响到逻辑值状态的N1、N2和Q间接连接在一起相互作用,使得無论N1、N2或Q哪个发生了逻辑值翻转都能通过其他节点纠正过来,不会在锁存过程中存储错误的逻辑值,也不会因为输出节点可能发生错误而对逻辑值的正确性产生疑问.
3 性能评估
本文通过仿真实验,与经典的锁存结构三模冗余锁存器（triple modular redundancy,TMR）,FERST锁存器进行比较,来证明该结构在功耗延时上的优势.
表2为三个结构的功耗、延时以及功耗延时积（power delay product, PDP）比较,从表中可以看出提出的锁存结构在这些开销上明显是优于另外的两个经典结构.
为了能够更加准确地显示出本文相对于其他两种结构的优势,引入了以下公式：
△等于（本文锁存器-比较锁存器）/比较锁存器 （1）
将其计算的结果整理为表3.
表3中当数值为负数时,代表本结构对比于其他的锁存器结构所减少开销的百分比;当数值为正数时,代表本结构对比于其他的锁存器结构所增加开销的百分比.从表中可以很直观地看出,提出的锁存器在绝大部分开销比上都占据优势.
设计的结构之所以能够大大减少PDP的开销,原因在于设计锁存器的时候巧妙地使锁存器的反馈回路在导通状态时候不会大幅度影响到锁存器的正常传输延时,而且运用了钟控门的设计,降低了功耗上的开销,使得PDP大为降低.
5 结论
针对影响电路可靠性越发严重的软错误问题,本文设计了一种基于C单元的低开销锁存器加固结构.仿真结果证明了结构的可行性,并且提出的结构不仅可以很好地防护电路免受SEU的影响,而且极大地减少了电路的开销.
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〔11〕Predictive technology model for Spice [EB/OL]. http：//ptm.asu.Edu.
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